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業績紹介

受賞

• 情報処理学会創立40周年記念論文賞, 2000年10月.
• 安藤博記念学術奨励賞, 2008年5月.
• 船井情報科学奨励賞, 2009年4月.
• 組込みシステムシンポジウム優秀論文賞，2012年10月．
• 組込みシステムシンポジウム奨励賞, 2015年10月.

論文誌掲載論文

• M. Sugihara, H. Date, and H. Yasuura, “A test methodology for core-based system LSIs,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E81-A, No. 12, pp. 2640-2645, December 1998.
• 杉原真, 安浦寛人, “システムLSI時代における新テスト技術,” 情報処理学会論文誌, 第42巻3号, pp. 409-418, 2001年3月 （情報処理学会創立40周年記念論文賞受賞）.
• V. Iyengar, H. Date, M. Sugihara, and K. Chakrabarty, “Hierarchical intellectual property protection using partially-mergeable cores,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E84-A, No. 11, pp. 2632-2638, November 2001.
• M. Sugihara and H. Yasuura, “Optimization of test accesses with a combined BIST and external test scheme,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E84-A, No. 11, pp. 2731-2738, November 2001.
• M. Sugihara, K. Murakami, and Y. Matsunaga, “Test architecture optimization for system-on-a-chip under floorplanning constraints,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E87-A, No. 7, pp. 3174-3184, December 2004.
• M. Sugihara, T. Takata, K. Nakamura, R. Inanami, H. Hayashi, K. Kishimoto, T. Hasebe, Y. Kawano, Y. Matsunaga, K. Murakami, and K. Okumura, “Cell library development methodology for throughput enhancement of character projection equipment,” IEICE Transactions on Electronics, Vol. E89-C, No. 3, pp. 377-383, March 2006.
• M. Sugihara, K. Nakamura, Y. Matsunaga, and K. Murakami, “Technology mapping technique for increasing throughput of character projection lithography,” IEICE Transactions on Electronics, Vol. E90-C, No. 5, pp. 1012-1020, May 2007.
• 杉原真, 松永裕介, 村上和彰, “部分一括描画装置の処理能力の向上のための描画面積最適化,” 情報処理学会論文誌, 第48巻5号, 1888-1897, 2007年5月.
• M. Sugihara, T. Ishihara, and K. Murakami, “Architectural-level soft-error modeling for estimating reliability of computer systems,” IEICE Transactions on Electronics, E90-C, No. 10, pp. 1983-1991, October 2007.
• M. Sugihara, T. Ishihara, and K. Murakami, “Reliable cache architectures and task scheduling for multiprocessor systems,” IEICE Transactions on Electronics, Vol. E91-C, No. 4, pp. 410-417, April 2008.
• M. Sugihara, Y. Matsunaga, and K. Murakami, “Character projection mask set optimization for enhancing throughput of MCC projection systems,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E91-A, No. 12, December 2008.
• M. Sugihara, “Reliability inherent in heterogeneous multiprocessor systems and task scheduling for ameliorating their reliability,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E92-A, No.4, pp. 1121-1128, April 2009.
• M. Sugihara, “Character-size optimization for reducing the number of EB shots of MCC lithographic systems,” IEICE Transactions on Electronics, Vol. E93-C, No. 5, pp. 631-639, May 2010.
• M. Sugihara, “On synthesizing a reliable multiprocessor for embedded systems,” IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E93-A, No. 12, pp. 2560-2569, December 2010.
• M. Sugihara, “A dynamic continuous signature monitoring technique for reliable microprocessors, ” IEICE Transactions on Electronics, Vol. E94-C, No. 4, pp. 477-486, April 2011.
• M. Sugihara and A. Iwanaga, “Minimization of FlexRay bus bandwidth for hard real-time applications,” Journal of Information Processing, Vol. 21, No. 1, pp. 46-52, January 2013.
• M. Sugihara and A. Iwanaga, “Slot multiplexing optimization for minimizing the operating frequency of a FlexRay bus under hard real-time constraints,” Journal of Information Processing, Vol. 21, No. 3, pp. 563-571, July 2013.
• 岩永明人, 杉原真, 耐故障性の実現と通信帯域幅の最小化を両立するTDMAスケジューリング手法, 情報処理学会論文誌, 第54巻, 7号, pp. 1873-1882, 2013年7月.
• M. Sugihara, “Minimization of the fabrication cost for a bridged-bus-based TDMA system under hard real-time constraints,” IEICE Transactions on Information and Systems, Vol. E97-D, No. 12, pp. 3041-3051, December 2014.
• M. Sugihara, "Dynamic Slot Multiplexing Under Operating Modes for TDMA-Based Real-Time Networking Systems," Electronics, Vol. 9, No. 2, Jan. 2020.

国際会議論文

• M. Sugihara, H. Date, and H. Yasuura, “A novel test methodology for core-based system LSIs and a testing time minimization problem,” Proc. IEEE International Test Conference (ITC), pp. 465-472, October 1998.
• M. Sugihara, H. Date, and H. Yasuura, “Analysis and minimization of test time in a combined BIST and external test approach,” Proc. IEEE/ACM Design, Automation and Test in Europe Conference (DATE), pp. 134-140, March 2000.
• V. Iyengar, M. Sugihara, H. Date, and K. Chakrabarty, “Intellectual property protection using partially-mergeable cores,” Proc. IEEE Testing Embedded Core-Based Systems Workshop (TECS), Montreal Canada, pp. 4.3.1-4.3.7, May 2000.
• H. Date, V. Iyengar, K. Chakrabarty, and M. Sugihara, “Mathematical modeling of intellectual property protection using partially-mergeable cores,” Proc. IEEE International Conference on Parallel and Distributed Processing Techniques and Applications (PDPTA), pp. 611-617, June 2000.
• M. Sugihara and H. Yasuura, “Optimization of test accesses with a combined BIST and external test scheme,” Proc. IEEE/ACM ASP-DAC/VLSI Design Conference (ASP-DAC), pp. 683-688, January 2002.
• M. Sugihara, K. Murakami, and Y. Matsunaga, “Practical test architecture optimization for system-on-a-chip under floorplanning constraints,” Proc. IEEE Computer Society Symposium on VLSI (ISVLSI), pp. 179-184, February 2004.
• M. Sugihara and K. Murakami, “Test architecture exploration on reconfigurable scan chain network,” in the Supplemental Volume of Proceedings of IEEE International Symposium Pacific Rim Dependable Computing (PDRC), pp. 41-42, March 2004.
• M. Sugihara, T. Takata, K. Nakamura, R. Inanami, H. Hayashi, K. Kishimoto, T. Hasebe, Y. Kawano, Y. Matsunaga, K. Murakami, and K. Okumura, “Cell library development methodology for throughput enhancement of electron beam direct-write lithography systems,” Proc. IEEE International Symposium on System-on-Chip (SOC), pp. 137-140, November 2005.
• M. Sugihara, T. Takata, K. Nakamura, R. Inanami, H. Hayashi, K. Kishimoto, T. Hasebe, Y. Kawano, Y. Matsunaga, K. Murakami, and K. Okumura, “Technology mapping technique for throughput enhancement of character projection equipment,” Proc. SPIE Volume: 6151, Emerging Lithographic Technologies X, pp. 71-82, San Jose, USA, February 2006 (introduced in an EETIMES article, http://www.eetimes.com/news/design/showArticle.jhtml?articleID=180206999).
• M. Sugihara, T. Ishihara, K. Hashimoto, and M. Muroyama, “A simulation-based soft error estimation methodology for computer systems,” Proc. IEEE International Symposium on Quality Electronic Design (ISQED), pp. 196-203, San Jose, USA, March 2006.
• M. Sugihara, T. Takata, K. Nakamura, Y. Matsunaga, and K. Murakami, “A CP mask development methodology for MCC systems,” Proc. SPIE Volume: 6283, Photomask and Next-Generation Lithography Mask Technology XIII, pp. 856-866, Yokohama, Japan, April 2006.
• M. Sugihara, T. Takata, K. Nakamura, R. Inanami, H. Hayashi, K. Kishimoto, T. Hasebe, Y. Kawano, Y. Matsunaga, K. Murakami, and K. Okumura, “A character size optimization technique for throughput enhancement of character projection lithography,” Proc. IEEE International Symposium on Circuits and Systems (ISCAS), Kos, Greece, May 2006.
• M. Sugihara, K. Nakamura, Y. Matsunaga, and K. Murakami, “CP mask optimization for enhancing the throughput of MCC systems,” Proc. BACUS Photomask Technology, 63494B, Monterey, CA, USA, September 2006.
• M. Sugihara, Y. Matsunaga, and K. Murakami, “Technology mapping technique for enhancing throughput of multi-column-cell systems,” Proc. SPIE Volume: 6517: Emerging Lithographic Technologies XI, 65170Z, San Jose, CA, February 2007.
• M. Sugihara, T. Ishihara, and K. Murakami, “Task scheduling for reliable cache architectures of multiprocessor systems,” Proc. IEEE/ACM Design, Automation and Test in Europe Conference (DATE), pp. 1490-1495, Nice, France, April 2007.
• M. Sugihara, “SEU vulnerability of multiprocessor systems and task scheduling for heterogeneous multiprocessor systems,” Proc. International Symposium on Quality Electronic Design (ISQED), pp. 757-762, San Jose, CA, USA, March 2008.
• M. Sugihara, “Optimal character-size exploration for increasing throughput of MCC lithographic systems,” Proc. SPIE Vol. 7271: Alternative Lithographic Technologies, 72710L, San Jose, CA, USA, February 2009.
• M. Sugihara, “Heterogeneous multiprocessor synthesis under performance and reliability constraints,” Proc. EUROMICRO Conference on Digital System Design (DSD), pp. 333-340, Patras, Greece, August 2009.
• M. Sugihara, “Dynamic control flow checking technique for reliable microprocessors,” Proc. EUROMICRO Conference on Digital System Design, pp. 232-239, Lille, France, September 2010.
• A. Matsuda and M. Sugihara, “Case study of memory peripheral circuits using a modeling language design,” Proc. Int’l Technical Conf. on Circuits/Systems, Computers and Communications (ITC-CSCC), pp. 784-785, Jun. 2011.

研究会発表論文

• 杉原真, 廣藤政則, 岩井原瑞穂, 安浦寛人, “教育用マイクロプロセッサQP-DLXの開発―LSIテスタを用いたテスト及び評価―,” 電子情報通信学会総合大会, 基礎?境界, A-3-26, 1997年3月.
• 杉原真, 安浦寛人, “IPにより構成されるシステムLSIのテスト手法,” 第37回FTC研究会, 1997年7月.
• 石原 亨, 廣瀬 啓, 塩見 謙太郎, 杉原真, 安浦寛人, “アルゴリズム比較のための乗算器回路の試作,” 電気関係学会九州支部連合大会講演論文集, p. 5, 1997年10月.
• 杉原真, 伊達博, 安浦寛人, “コアによって構成されるシステムLSIのテスト時間最小化問題,” 第38回FTC研究会, 1998年1月.
• 杉原真, 伊達博, 安浦寛人, “コアによって構成されるシステムLSIのテスト時間最小化問題,” 電子情報通信学会総合大会, pp. 95, 1998年3月.
• 杉原真, 伊達博, 安浦寛人, “コアによって構成されるシステムLSIのテスト手法 -テストの効率を考慮したBISTと外部テストの組み合わせ-,” 電子情報通信学会技術研究報告, ICD98-49, FTS98-49, pp. 101-107, 1998年5月.
• 杉原真, 伊達博, 安浦寛人, “コアによって構成されるシステムLSIのテスト手法 -テストの効率を考慮したBISTと外部テストの組み合わせ-,” 情報処理学会DAシンポジウム, pp. 167-172, 1998年7月.
• 杉原真, 伊達博, 安浦寛人, 廣瀬啓 “コアによって構成されるシステムLSIのテスト手法,” 電子情報通信学会システムLSI琵琶湖ワークショップ, pp. 321-323, 1998年11月.
• 杉原真, 伊達博, 安浦寛人, “BISTと外部テストの組合せでのテスト時間の分析とコア?ベース設計のテスト時間最小化,” 電子情報通信学会技術報告，Vol. 99, No. 658, pp. 39-46, 広島大学, 2000年3月.
• 伊達博, アイヤンガーヴィクラム, チャクラバーティクリシュナンデュ, 杉原真, “部分的にマージ可能なコアを用いたLSI設計情報保護の数理モデル,” 情報処理学会研究報告, Vol. 2000, No. 060, pp. 5-8, 2000年6月.
• 溝口大介, 杉原真, 安浦寛人, “ゲート遅延分布を用いた性能テスト手法,” 情報処理学会DAシンポジウム, pp. 173-178, 2000年7月.
• 杉原真, 松永裕介, 村上和彰, “フロアプランを考慮したテストアーキテクチャの最適化技術,” 情報処理学会DAシンポジウム, pp. 67-72, 2004年7月.
• 杉原真, 石原亨, 橋本浩二, 室山真徳, “プログラムの動作を考慮したコンピュータシステムのソフトエラー数見積もり技術,” 情報処理学会研究報告, Vol. 2005, No. 102, pp. 167-172, 仙台作並温泉, 2005年10月.
• 杉原真, 高田大河, 中村健太, 稲浪良市, 林博昭, 岸本克己, 長谷部鉄也, 河野幸弘, 松永裕介, 村上和彰, 奥村勝弥, “キャラクタプロジェクション法のためのセルライブラリ開発手法,” 情報処理学会研究報告, Vol. 2005, No. 102, pp. 197-202, 仙台作並温泉, 2005年10月.
• 杉原真, 高田大河, 中村健太, 松永裕介, 村上和彰, “キャラクタプロジェクション法における描画面積の最適化による描画時間の削減,” 情報処理学会研究報告, Vol. 2006, No. 28, pp. 91-96, つくば, 2006年3月.
• 杉原真, 中村健太, 松永裕介, 村上和彰, “マルチカラムセル描画装置のためのCPマスク開発手法,” 情報処理学会DAシンポジウム, pp. 25-30, 2006年7月.
• 杉原真, 石原亨, 村上和彰, “コンピュータシステムにおける信頼性と性能のトレードオフの解析と高信頼性キャッシュアーキテクチャ,” 情報処理学会研究報告, Vol. 2006, No. 111, pp. 93-98, 仙台作並温泉, 2006年10月.
• 杉原真, 石原亨, 村上和彰, “ソフトエラーを低減する高信頼性キャッシュメモリのためのタスクスケジューリング,” 電子情報通信学会技術研究報告, Vol. 106, No. 386, pp. 1-6, 北九州, 2006年11月.
• 杉原真, 石原亨, 村上和彰, “マルチプロセッサシステムのソフトエラー低減を目的としたタスクスケジューリング手法,” 情報処理学会DAシンポジウム, pp. 163-168, 浜松, 2007年8月.
• 杉原真, “ヘテロジーニアスマルチプロセッサのソフトエラー脆弱性を低減するタスクスケジューリング技術,” 電子情報通信学会技術研究報告, Vol. 107, No. 506, pp. 7-12, 沖縄, 2008年3月.
• 杉原真, “リアルタイム制約とSEU脆弱性制約の下でのヘテロジーニアスマルチプロセッサ合成技術,” 情報処理学会研究報告, Vol. 2008, No. 38, pp. 73-78, 2008年5月.
• 杉原真, “性能と消費エネルギーを制約として考慮したヘテロジーニアスマルチプロセッサ合成技術,” 情報処理学会DAシンポジウム, 浜松, 2008年8月.
• 芹澤光範, 杉原真, “タスクスイッチによって生じるキャッシュメモリの性能オーバーヘッドの解析,” 電気関係学会東海支部連合大会, O-080, 2008年9月.
• 芹澤光範, 杉原真, “キャッシュメモリの性能オーバーヘッドを低減させるタスクスイッチ手法の検討,” 情報処理学会研究報告, Vol. 2008, No. 116, pp. 105-110, 2008年11月.
• 打越寛, 杉原真, “固定型ルーティングアルゴリズムを実装したNoCの通信エネルギーを低減するハードマクロ配置手法,” 電子情報通信学会技術報告, Vol. 108, No. 478, pp. 123-128, 2009年3月.
• 打越寛, 杉原真, “固定型ルーティングを実装したNoCの通信エネルギーを低減するハードマクロ配置手法の提案,” 電子情報通信学会総合大会基礎?境界講演論文集, p. 100, 2009年3月.
• 松永裕介, 安浦寛人, 馬場謙介, 吉村正義, 佐藤寿倫, 杉原真, “ディペンダブルVLSI設計技術への挑戦,” 電子情報通信学会総合大会, AI-1-6, 愛媛大学, 2009年3月.
• 打越寛, 杉原真, “トラフィック情報に基づくNoCのスループット向上を実現するIPコアのトポロジ決定手法,” 情報処理学会DAシンポジウム, ホテルアローレ, pp. 169-174, 2009年8月.
• 佐々木遼平, 杉原真, “部分再構成とモジュール配置によるFPGA システムの可用性向上,” 電気関係学会東海支部連合大会, O-424, 愛知工業大学, 2009年9月.
• 本間哲, 杉原真, “トラフィック情報に基づくリングバスのスループットを向上させるタスク配置手法,” 信学技報, Vol. 109, No. 474, pp. 11-16, 2010年3月.
• 芹澤光範, 杉原真, “タスクスイッチによって生じるキャッシュメモリの性能オーバーヘッドの定量的評価,” 信学技報, Vol. 109, No. 474, pp. 303-308, 2010年3月.
• 打越寛, 杉原真, “NoCを利用した特定用途向けシステムのスループットを向上するIPコアトポロジ決定手法,” 信学技報, Vol. 109, No. 474, pp. 321-326, 2010年3月.
• 杉原真, “マイクロプロセッサにおける制御信号系列の誤りを検出する動的シグネチャ検査技術,” 情報処理学会研究報告, Vol. 2010-SLDM-146, No. 3, pp. 1-6, 2010年10月.
• 久保田洋進, 杉原真, “IPコアの多重接続許容下において通信仕様を満たす通信機構合成手法,” 情報処理学会研究報告, Vol. 2011-SLDM-149, No. 33, pp. 1-6, 2011年3月.
• 森本喬, 小林良太郎, 杉原真, “スクラッチパッドメモリ搭載組込みシステムのソフトエラー耐性を向上するメモリオブジェクト配置手法,” 組込みシステムシンポジウム, pp. 12.1-12.10, 2011年10月（査読付（ロングペーパー））.
• 杉原真, 岩永明人, “ハードリアルタイム性を考慮したFlexRayのバス帯域幅の最小化技術,” 情報処理学会研究報告, Vol. 2012-EMB-24, No. 19, pp. 1-6, 2012年3月.
• 内山誠, 川邊武俊, 袈裟丸勝巳, 志堂寺和則, 杉原真, 外井哲志, 中西恒夫, “九州大学における分野横断的自動車工学教育と人間／自動車／交通流相互作用系シミュレーションシステム,” 情報処理学会研究報告, Vol. 2012-EMB-26, No. 6, pp. 1-6, 2012年9月.
• 岩永明人, 杉原真, “信頼性要求に基づいた耐故障性を実現するTDMAスケジューリング手法,” 組込みシステムシンポジウム, pp.39-47, 2012年10月（査読付（ロングペーパー）、優秀論文賞）.
• 杉原真, 岩永明人, “焼きなまし法を用いたTDMAスケジューリング技術,” 情報処理学会研究報告, Vol. 2013-EMB-28, No. 13, pp. 1-6, 2013年3月.
• 平野公太，杉原真，志堂寺和則，“虹彩とまぶたの形状を考慮したHough円検出による虹彩位置推定手法の提案,” 情報処理学会研究報告, Vol. 2015-EMB-36, No. 52, pp. 1-6, 2015年3月．
• 平野公太, 杉原真, 志堂寺和則, “高精度な視線計測を実現する瞼の形状を考慮したハフ円検出による虹彩位置計測,” 組み込みシステムシンポジウム, pp. 10-17, 2015年10月（査読付（ロングペーパー）、優秀論文賞）.
• 平野公太, 杉原真, 志堂寺和則, “高精度な視線計測を実現する両目の精度差を考慮した虹彩検出手法,”信学技報, Vol. 115, No. 504, pp. 11-15, 2016年3月.
• 岩屋健人, 樫本昴大, 松下亮平, 有働正隆, 木村彰宏, 田鍋健太郎, 中野翔一, 湯野剛史, 東川甲平, 杉原真, 川邊武俊, 内山誠, "人の暗順応特性と薄暮時自動車事故との関連について," 知能システムシンポジウム, C4-1, 2016年3月.
• 杉原真, “時分割多元接続方式における動的スロットマルチプレクシング及びメッセージスケジューリングの提案," 情報処理学会DAシンポジウム, pp. 157-162, 2016年9月.
• 山口将虎, 玉田靖明,早見武人, 杉原　真, "角膜反射法における角膜曲率半径の選定による視線計測精度の向上に関する研究," 信学技報, Vol. 121, No. 38, pp. 33-37, 2021年5月.